微處理器的外部總線接口(External Bus Interface；EBI)用于存取或控制外部的周邊裝置，但是閃存、同步動態隨機存取內存(SDRAM)各自擁有特定的裝置接口。原因之一是免費代理軟件接口這些類型的內存芯片在存取內部儲存單元(storage cell)時所需耗費的時間遠遠大于EBI的作業時間，另一原因是不同類型的內存有其獨特的存取特性。例如，閃存對于儲存單元的寫入是程序化(programming)，在程序化之前必須先抹除(erase)。

SPMI的硬件結構和軟件工程

圖 1呈現微處理器和各類型的內存之間應用軟件代理內存接口(Software Proxy Memory Interface；SPMI)的硬件結構(關于軟件代理接口的更多討論，請參考筆者先前發表的《軟件代理接口提升內存存取效率》一文)。軟件程序在微處理器內部執行時控制二輸出腳，并且協同EBI來存取或控制各種內存。這二輸出腳的訊號是單元存取致能(cell access enable，#CAE)以及啟動(activating，#ACT)，形成如圖 1所示的一組控制訊號，亦即‘Control 1’。由于閃存在進行程序化和抹除時皆需耗費非常久的時間，所以使用另一組控制訊號，亦即‘Control 2’。

依據內存的存取特性和訪問時間來撰寫其所對應的軟件程序，軟件工程師必須適時使用EBI來傳輸數據和控制GPIO來操作內存裝置。當SPMI的程序代碼被微處理器執行時，EBI和GPIO一定是循序動作；其中，EBI負責傳輸數據，GPIO負責控制儲存單元的存取，并且依據內存的存取特性來交替使用EBI和GPIO。這是簡單介紹SPMI在軟件工程上的基本知識；順便一提，用于存取DRAM的程序代碼也可轉成微處理器的微碼(microcode)。

免費代理軟件接口實現靈活的內存配置圖一

SPMI的特征

圖 2呈現SPMI DRAM與[DDR-n] SDRAM的差異，用來介紹SPMI的獨到特征。SPMI DRAM芯片包含控制邏輯(control logic)，但沒有自動更新(auto refresh)以及延遲鎖定回路(DLL)，這樣的硬件架構可降低單一芯片的成本。除此之外，SDRAM的控制邏輯比SPMI DRAM更加復雜。軟件工程師可善加利用系統單芯片(SoC)的內部裝置以及硬件平臺的裝置來實現自動更新的功能。

對于基本的自動更新，其所相關的硬件電路包含定時器，更進階的自動更新就需要溫度傳感器；這一定時器以及溫度傳感器并不要求精確度也不要求速度。如果在SDRAM芯片內部執行自動更新會產生正比于芯片數量的功率消耗。SoC可以包含高效率處理器和低功率處理器，某些SoC也有溫度傳感器；除此之外，先進的硬件平臺會偵測SoC與周邊芯片之間的環境溫度。因此，當SoC在低功率運行時，SPMI的軟件程序可以使用低頻率定時器和各溫度傳感器來執行自動更新。例如，SoC透過內部的N模計數器來降低核心的工作頻率，然后使用圖 2所示的第一定時器、核心溫度傳感器、周邊溫度傳感器。

異步SRAM的訪問時間可以直接換算出操作頻率的極限或直接判斷存取效率的良窳，但DDR-n SDRAM的操作頻率受限于DLL的鎖定頻率(lock in frequency)，其存取效率受限于速度箱(speed bin)的數值。DLL的電路設計有其預定的頻率范圍，于是SDRAM控制器的頻率頻率不能大幅變更；這對于硬件工程師在設計硬件平臺時，不易在應用設計與組件規格之間取得較佳的平衡；當這一硬件平臺轉給軟件工程師之后就成了錙銖必較的軟件工程。

軟件程序與數字邏輯之間具有互換的本質，于是SPMI的功能可以轉換成硬件控制器，此即圖 2所示的SPMI控制器。由于SPMI的動作僅是單純控制EBI和GPIO的時序，所以該控制器的硬件組件可以使用電場可程序門陣列(Field Programmable Gate Array；FPGA)，或是復合型可程序邏輯組件(Complex Programmable Logic Device；CPLD)。

(譯名解讀：原文‘Field’應是暗喻應用經由橫向電場而能工作的晶體管，即「場效晶體管」(FET)；而原文‘Gate’在開發上應不受限于「邏輯閘」，例如模擬開關也是一種閘；原文‘Complex’在硬件架構上則是復合許多PLD。)